环栅晶体管

能数出原子的开关

镜头停在一片硅的切面上。这片硅只有 5 纳米厚，硅的晶格常数是 0.543 纳米，所以它厚约 9 个晶胞，沿厚度方向约 37 层原子。

亮点成对出现，是沿 <110> 方向看过去的硅原子柱，一对相距约 0.14 纳米。上下那层琥珀色的薄膜是氧化铪，再往外是金属栅极。电子就在这片硅里从一头流到另一头。

片厚 5 nm ≈ 9 个晶胞 ≈ 37 层原子 · a = 0.5431 nm

一块芯片，几百亿个

把镜头拉远：这块逻辑单元只有约 0.25 微米长，周围是成排相同的单元，单元排成电路块，电路块拼成一块芯片，几百块芯片做在一片直径 300 毫米的晶圆上。

IBM 在 2021 年展示的 2 纳米一代环栅芯片，说指甲盖大小的一块能放下最多 500 亿个晶体管。三星在 2022 年 6 月 30 日开始量产 3 纳米环栅芯片，是第一家。

晶圆 300 mm · 最多约 500 亿个晶体管 / 指甲盖大小（IBM 2021）

栅极压低一道坎

源极里挤满了电子，漏极接着正电压。两者之间的硅里有一道能量的坎，电子翻不过去，开关就是关着的。

栅极电压升高，这道坎就被压低，翻过去的电子成倍增加。剖面上方的墨线就是这道坎，由本页的模型实时算出；蓝点是流过的电子，数量按电流画。

电子的能量服从玻尔兹曼分布。室温下，坎每降低约 60 毫伏，翻过去的电子最多多十倍。这叫亚阈值摆幅的极限：59.5 毫伏每十倍。真实器件总要比它慢一点。

亚阈值摆幅 ≥ (kT/q)·ln10 = 59.5 mV/dec（300 K）

为什么要四面包住

同一张台上放着三个栅长都是 12 纳米的晶体管，都从栅极中间切开：平面晶体管的栅极只在硅的上面；鳍式晶体管（FinFET）把硅立成薄鳍，栅极包住三面；环栅晶体管把硅做成横躺的薄片，栅极包住四面。

漏极的电压会从侧面渗进沟道，帮电子翻坎，栅极就管不住了。渗进去多远，看一个叫“特征长度”的量：栅极包得越多、硅越薄，它越短。栅长要比它长 5 到 10 倍，开关才关得干净。

按本页的模型，平面晶体管的特征长度约 5.6 纳米，12 纳米的栅极根本关不断；鳍式约 2.8 纳米，亚阈值摆幅约 77 毫伏每十倍；环栅约 2.4 纳米，约 72 毫伏每十倍，漏电少一个数量级以上。

特征长度 λ：平面 5.6 nm · 鳍 2.8 nm · 环栅 2.4 nm（本页模型，栅长 12 nm）

剖开来看

从下往上：硅衬底和浅沟槽隔离；三片硅叠成的沟道；包住每一片的高介电常数氧化层和金属栅极；栅极两侧的氮化硅侧墙；两头长出的源极和漏极晶体；落在它们上面的接触孔；再往上是第一层和第二层铜线。

前面那叠是 n 型晶体管，靠电子导电；后面那叠是 p 型，靠空穴导电。两种配成一对，就是 CMOS 电路的基本单元。导线之间本来填满了绝缘的氧化物，这里拿掉了，好看清结构。

栅极间距 45 nm · 栅长 12 nm · 三片硅，每片 5 × 30 nm

叠起来的硅片

从栅极中间横着切开，能看到三片硅一片叠一片，每一片的上下左右都先包着一层约 1.5 纳米的氧化铪，再包着金属栅极。

三片硅的周长加起来约 210 纳米，全都受栅极控制，却只占 30 纳米宽的地方。电流和受控的宽度成正比，所以叠起来的片子能在小面积里推出大电流。片子的宽度还可以按电路的需要画宽画窄。

片子两头之间那些白色的小块是内侧隔离层。它把栅极和源漏隔开，减少两者之间的电容。制造一章会看到它是怎么做出来的。

受控宽度 3 × 2 × (30 + 5) = 210 nm · 占地 30 nm

先造后掏

悬空的硅片不能直接做出来。做法是先交替长出硅和锗硅的薄层，像千层饼；刻成窄条；盖上一个假的多晶硅栅极；切掉两头，从侧面把锗硅往里蚀刻一点，填进内侧隔离层；再长出源漏晶体。

然后拆掉假栅极，用只腐蚀锗硅、不碰硅的工艺把锗硅层全部掏空，硅片就悬在两头的源漏之间，这一步叫沟道释放。最后沿着空隙先铺一层氧化铪，再灌进金属，栅极就从四面包住了每一片硅。

叠层 → 刻条 → 假栅 → 切开 → 内侧隔离 → 源漏 → 拆假栅 → 释放 → 高 k → 金属栅

“2 纳米”不是 2 纳米

芯片的“几纳米”早已是一代工艺的名字，不是任何一处的尺寸。国际器件与系统路线图（IRDS）2022 年版里，叫“2 纳米”的那一代，栅极间距 45 纳米，最密的金属线间距 20 纳米，栅长 14 纳米。

这块模型就按这样的尺寸做：栅极中心之间 45 纳米，栅长 12 纳米，硅片 5 纳米厚。整个晶体管上没有任何一处是 2 纳米。

IRDS 2022：“2 nm” = G45M20（栅距 45 nm，金属间距 20 nm）

再往下

叉片晶体管（forksheet）在 n 型和 p 型两叠硅片之间插一道绝缘墙，两者可以靠得更近。imec 在 2021 年做出的器件，两叠之间只隔 17 纳米。

互补晶体管（CFET）干脆把 n 型叠在 p 型上面，一个占地放两个晶体管。2023 年，英特尔展示了 60 纳米栅距的叠层器件，台积电展示了 48 纳米栅距的，都是 n 型在上。

背面供电把电源线从晶体管上面挪到硅衬底的背面，通过细小的通孔从下面送电，上面的布线就只走信号。英特尔的 18A 已经用上（PowerVia）；台积电的 A16 原计划 2026 年量产，后来有报道说推迟到 2027 年。

叉片 · 互补叠层（n 在 p 上）· 背面供电

拆开来看

各层沿着竖直方向拉开：衬底、隔离、源漏、硅片、氧化铪、金属栅、侧墙、接触孔、两层铜线。指针停在哪一层上，那一层就被单独托出来，标出名字。